какие узлы называют комбинационными

Функциональные узлы комбинационного типа

Дата добавления: 2013-12-24 ; просмотров: 4412 ; Нарушение авторских прав

Следующий уровень иерархии вслед за цифровыми элементами занимают функциональные узлы. Они выполняют типовые для цифровых устройств микрооперации, т.е. реализуют низший иерархический уровень внутреннего языка цифрового устройства. Функциональные узлы делятся на комбинационные и последовательностные.

Комбинационные узлы (комбинационные цепи) – это устройства, выходные величины которых зависят только от текущих значений входных величин.

В отличие от них, последовательностные узлы содержат элементы памяти. Их реакция определяется не только вектором входных сигналов, но и внутренним состоянием. Поэтому их называют автоматами с памятью

Рассмотрение функциональных узлов начнем с типовых комбинационных цепей.

Дешифратор (Decoder, DC)

Осуществляет преобразование n-элементного параллельного кода в код «1 из m», у которого только в одной позиции находится единица, все остальные позиции – нулевые. Количество выходов так называемого полного дешифратора должно равняться числу всевозможных n-разрядных кодовых комбинаций, т.е. m = 2 n. Схемная реализация и условное обозначение двухвходового дешифратора представлены на рис.2.8.

Информационные входы дешифратора принято обозначать их двоичными весами. EN (Enable) – вход разрешения работы дешифратора. На выходе дешифратора формируютс логические функции в виде системы конъюнкций, которая в случае n-информационных входов имеет вид:

Формиря на выходах все конъюнктивные термы, дешифратор позволяет в сочетании с элементами ИЛИ воспроизводить произвольные логические функции от n аргументов. Для этого надо подать на схемы ИЛИ выходы с конъюнкциями

Мультиплексор (MUX)

Функционирование мультиплексора описывается так называемой мультиплексной формулой для реализации которой требуется n инверторов, m конъюнкторов и один дизъюнктор

Схемная реализация мультиплексора для случая n = 2 и m = 4 приведена наис. 2.9.

Его условное обозначение 2.10. Мультиплексор можно использовать для преобразования поданного на его информационные входы m-разрядного параллельного код в подовательный, активизируя последовательно управляющие линии значениями адреса от 0 до 2 n-1.

На основе мультиплексоров можно строить универсальные логические модули (УЛМ), настраиваемые на выполнение логической функции от n переменных.

Существует ряд способов насторойки УЛМ на произвольные логические функции.

Источник

Комбинационные узлы

Узлы ЭВМ

Узлы ЭВМ можно подразделить на два типа:

Узел ЭВМ представляют собой совокупность нескольких логических схем и, в общем случае, элементов памяти, формирующих выходные сигналы, соответствующие нескольким логическим функциям от входных сигналов.

Характерной особенностью узлов комбинационного типа является то, что их выходные сигналы определяются только действующими в данный момент входными сигналами (не зависят от «истории» входных сигналов).

Характерной особенностью узлов накапливающие типа является то, что их выходные сигналы определяются не только действующими в данный момент входными сигналами, но и тем, какие входные сигналы поступали на узел ранее, т.е. зависят от «истории» входных сигналов. Свойство хранить историю обеспечивается у накапливающих узлов наличием память, представленной некоторой совокупностью запоминающих элементов.

В вычислительной технике к числу типовых узлов комбинационного типа относятся следующие узлы.

На рис. 3.2‑1 приведены реализация (а) и условного обозначения (b) дешифратора.

На вход дешифратора поступает n- разрядный код, и, в зависимости от его значения, появляется сигнал на одном из «m» выходов дешифратора. Вход «C» является входом синхронизации. Значения n и m связаны соотношением:

Дешифратор, приведенный на Рис. 3.2‑1, формирует сигнал на одном из своих десяти выходов в соответствии со значением 4-х разрядного входного кода, который представляет собой двоично-десятичную цифру. Каждый выходы обозначен набором входных переменных и соответствующей ему десятичной цифре, при поступлении которого на вход схемы на данном выходе вырабатывается сигнал. На схеме приведено формирование выходных сигналов для значений входных кодов от 1 до 9.

На рис. 3.2‑1 приведены реализация (а) и условное обозначение (b) шифратора (кодера). На вход шифратора поступает один из n сигналов. На выходах схемы формируется m разрядный код, соответствующий одному из входных сигналов. Вход «C» является входом синхронизации. Значения n и m связаны соотношением:

Шифратор, приведенный на рис. 2.2‑2 a), формирует на четырех выходах код для одного из десяти своих входов, на котором в данное время имеет место единичный сигнал. Формируемый код соответствует в двоично-десятичной кодировке номеру входа с единичным сигналом. Одновременно может присутствовать сигнал только на одном из входов. Выходы обозначены номерами двоичных разрядов тетрады, отображающих 4-х разрядный двоично-десятичный код десятичных цифр.

Сумматор по модулю «2»

Сумматор по модулю «2» вырабатывает на своем входе сигнал логической единицы, если количество его входов с сигналом логической единицы является нечетным.

На Рис. 3.2‑3 приведена схема сумматора по модулю два на два входа (а), её условное обозначение (b) и схема сумматора по модулю два с восьмью входами (c). Эта схема построена по принципу каскадирования из сумматоров по модулю два, имеющих по два входа.

Сигнал на выходе y₇ это схемы определяется логическим выражением:

Рис. 3.2‑3

&

Демультиплексор выполняет функцию логического подключения одного входного канала к одному из нескольких выходных каналов, т.е. его функция является обратной по сравнению с функцией, реализуемой мультиплексором. На рис. 3.2‑6 а) приведена схема демультиплексора, реализованная на основе дешифратора. В качестве её информационного входа используется вход синхронизации дешифратора, а код номера выбираемого выхода (набор y_i) подается на информационный вход дешифратора.

На рис. 3.2‑6b) приведена схема демультиплексора, обеспечивающая коммутацию n-разрядного входа на один из m n-разрядных выходов. Схема включает n дешифраторов по числу разрядности входного и выходных каналов. Каждый дешифратор имеет по m выходов (по количеству выходов демультиплексора). Разрядами коммутируемого входа являются входы синхронизации соответствующих дешифраторов. Одноименные информационные входы дешифраторов объединены; на них подаются соответствующие разряды кода, определяющего номер выходного канала.

Одноразрядный двоичный сумматор обеспечивает сложение одноименных разрядов операндов с учётом переноса, поступающего из ближайшего младшего разряда. Сумматор вырабатывает значение соответствующего разряда суммы (S) и перенос (P), который должен быть учтен в соседнемстаршем разряде. Синтез схемы реализующей функции одноразрядного сумматора можно выполнить на основании таблицы истинности приведенной на Рис. 3.2‑7.

Полученные функции наиболее удобно минимизировать с помощью карты Карно, так как количество переменных невелико. Карты Карно с представленными в них функциями S и P приведены на рис. 3.2‑8a) и b).

На основании представления функции S в карте можно заключить, что логическое выражение для этой функции не минимизируется.

Минимизированная функция переноса с учетов введенных контуров имеет вид:

P =a b + ap + dp.

В виду того, что функция P и S формируются в одном и том же узле, при формировании S целесообразно использовать средства, примененные для реализации функции Р. С этой целью рассмотрим функцию Р как переменную для функции S. Тогда модифицированная функция S, зависящая теперь от четырех переменных a,b,p,P, будет записываться в карту Карно для четырех переменных.

На рис. 2.2‑9 приведена такая карта с записью в ней функции S (а) и 4 контура, используемые для её минимизации (b). В приведенной карте часть клеток, соответствующих наборам переменных, на которых функция не определена, заполнена отметкой «-». Таких клеток восемь. К их числу относятся клетки, соответствующие следующим наборам переменных:

В наборах 11 – 13, 15 одновременно присутствуют единичные значения более, чем на двух из трех переменных a,b,p и есть «0» переменной Р, что, исходя из логики формирования Р по переменным a, b, p, невозможно.

При охвате клеток контурами, клетки с отметкой «-» можно включать в контур наряду с клетками, имеющими единичные значения. На основании четырех контуров на карте, приведенной на рис. 3.2‑9 b), можно составить минимизированное логическое выражение для функции S, которое имеет вид:

Таким образом, определение функции S, как функции четырех переменных, позволило получить для её представление более простое выражение, чем исходная СДНФ для этой функции.

На Рис. 3.2‑10 приведена схема одноразрядного двоичного сумматора, реализующая выведенные логические выражения для суммы S и переноса P.

Много разрядный двоичный сумматор строится на основе одноразрядных сумматоров с введением соответствующих связей между разрядами. На Рис. 3.2‑11 приведена простейшая схема такого сумматора. На схеме приведена часть сумматора, относящаяся к некоторому i-ому разряду и его соседей: (i+1)-ый соседний младший разряд и (i-1)-ый соседний старший разряд.

Приведенная схема много разрядного сумматора называется сумматором с последовательным переносом. Схема очень простая, но обладает малым быстродействием из-за последовательного учета переноса, возникшего в младшем разряде, в непрерывной цепочки старших разрядов, имеющих значение поразрядной суммы, равное единицы (такие разряды называются «разряды, пропускающие перенос»). Худший случай имеет место тогда, когда перенос, возникший в младшем разряде, распространяется до самого старшего разряда формируемой суммы.

На Рис. 3.2‑12 представлена схема сумматора со сквозным переносом. В этом сумматоре, перенос, пришедший из младшего разряда на сумматор i-ого разряда, поступает на третий вход этого сумматора и одновременно, если поразрядная сумма, сформированная в i-ом сумматоре, равна «1», проходит на следующий (i-1)-ый сумматор.

Схема работает в два такта.

На первом такте формируется поразрядная сумма и генерируются поразрядные переносы.

На втором такте разрешается распространение переносов по разрядам. При этом выработка сигналов переноса на отдельных сумматорах блокируется.

Программируемая логическая матрица

Программируемая логическая матрица (ПЛМ) представляет собой комбинационный узел, обеспечивающий формирование нескольких функциональных зависимостей на основании заданных переменных. Вид функциональных зависимостей программируется.

Программируемая логическая матрица реализует функциональные зависимости в виде дизъюнкции простых конъюнкций. Структурная схема ПЛМ имеет вид, приведенный на Рис. 3.2‑13.

В состав ПЛМ входят дизъюнктивная (ДМ) и конъюнктивная матрицы (КМ). КМ формирует множество не повторяющихся конъюнкций, используемых во всех формируемых логических функциях. ДМ для каждой выходной функции формирует логическую сумму дизъюнкций соответствующих конъюнкций.

Пример ПЛМ приведен на Рис. 3.2‑14. На пересечении горизонтальных и вертикальных шин конъюнктивной матрицы, обозначенных кружком, располагаются цепочки, состоящие из диода (D) и легкоплавкой перемычки (ЛП). В дизъюнктивной матрицы в кружках, обозначающих точку пересечения горизонтальных и вертикальных шин, располагаются цепочки, включающие транзистор (Т) и легкоплавкую перемычку. На рис. 3.2‑14 горизонтальные шины конъюнктивной матрицы помечены логическими выражениями формируемых ими конъюнкций. На каждой вертикальной шине дизъюнктивной матрицы реализована логика ИЛИ.

Приведенная матрица реализует следующую логику для выходных функций:

Источник

2.1.2. Комбинационные узлы

В вычислительной технике к числу типовых узлов комбинационного типа относятся следующие узлы.

Дешифратор. На вход дешифратора поступает n– разрядный код и в зависимости от его значения появляется сигнал на одном из «m» выходов дешифратора. Вход «C» является входом синхронизации. Значения n и m связаны соотношением

К примеру, дешифратор может формировать сигнал на одном из своих десяти выходов в соответствии со значением 4-разрядного входного кода, который представляет собой двоично—десятичную цифру. Каждый выход обозначен набором входных переменных и соответствующей ему десятичной цифре, при поступлении которого на вход схемы на данном выходе вырабатывается сигнал.

К примеру, шифратор может формировать на четырех выходах код для одного из десяти своих входов, на котором в данное время имеет место единичный сигнал. Формируемый код соответствует в двоично–десятичной кодировке номеру входа с единичным сигналом. Одновременно может присутствовать сигнал только на одном из входов. Выходы обозначены номерами двоичных разрядов тетрады, отображающих 4–разрядный двоично–десятичный код десятичных цифр.

Сумматор по модулю «2». Вырабатывает на своем входе сигнал логической единицы, если количество его входов с сигналом логической единицы является нечетным.

Сумматор. Одноразрядный двоичный сумматор обеспечивает сложение одноименных разрядов операндов с учетом переноса, поступающего из ближайшего младшего разряда. Сумматор вырабатывает значение соответствующего разряда суммы (S) и перенос (P), который должен быть учтен в соседнем старшем разряде.

Многоразрядный двоичный сумматор строится на основе одноразрядных сумматоров с введением соответствующих связей между разрядами.

Программируемая логическая матрица (ПЛМ). Представляет собой комбинационный узел, обеспечивающий формирование нескольких функциональных зависимостей на основании заданных переменных. Вид функциональных зависимостей программируется.

Программируемая логическая матрица реализует функциональные зависимости в виде дизъюнкции простых конъюнкций. Структурная схема ПЛМ имеет вид, приведенный на рис. 2.4.

Рис. 2.4. Программируемая логическая матрица

В состав ПЛМ входят дизъюнктивная (ДМ) и конъюнктивная матрицы (КМ). КМ формирует множество не повторяющихся конъюнкций, используемых во всех формируемых логических функциях. ДМ для каждой выходной функции формирует логическую сумму дизъюнкций соответствующих конъюнкций.

Также к комбинационным узлам относятся модулятор и демодулятор.

2.1.3 Накапливающие узлы

Для накапливающего узла характерна зависимость выходных сигналов не только от входных, но и от состояния которое имел данный узел на момент воздействия входного сигнала. Это означает, что такие узлы могут хранить «историю» входных сигналов, т. е. узлы данного типа обладают памятью. К типовым накапливающим узлам, используемым в вычислительной технике, относятся следующие узлы.

Регистры. Основная функция регистра – хранение многоразрядного кода. Регистры реализуются на основе элемента типа «триггер».

На рис. 2.5 приведен регистр, построенный на основе D–триггера. Отдельные разряды устанавливаемого в регистр кода поступают на вход D соответствующих триггеров, составляющих регистр. Входной код воспринимается регистром только при подаче сигнала «прием кода» («ПК»), который поступает на вход синхронизации каждого триггера регистра. Независимо от того, какой код ранее находился в регистре, при наличии «ПК» в нем будет установлен код, который в данный момент присутствующий на входе регистра.

При снятии сигнала «ПК» регистр хранит этот код до тех пор, пока не поступит очередной сигнал «ПК». Особенностью данного регистра является то, что он не требует предварительного сброса «старого» кода перед установкой в него «нового».

Регистры могут выполнять функцию сдвига хранимого кода вправо или лево. Регистры, обладающие такой возможностью, называются сдвигающими. На рис. 2.5 приведена схема сдвигающего регистра.

Парафазный выход без разрядки

Рис. 2.5. Регистр на основе D–триггеров

Приведенный на рисунке регистр может выполнять следующие функции:

прием кода (выполняется по сигналу ПК);

сдвиг хранимого кода влево (выполняется по сигналу L);

сдвиг хранимого кода вправо (выполняется по сигналу R).

На входе каждого разрядного триггера используется логическая схема, которая обеспечивает подключение ко входу D некоторого i–го триггера или соответствующий i–й разряд входного кода (для установки в регистре кода по сигналу ПК), или выход единицы триггера ближайшего старшего (i – 1)– иго разряда (для сдвига кода вправо, если есть сигнал R), или выход единицы триггера ближайшего младшего (i – 1)– иго разряда (для сдвига кода влево, если есть сигнал L).

Многоразрядный выход регистра представлен выходом единицы и выходом нуля каждого триггера. Таким образом, формируется парафазный выход приведенной схемы.

Счетчик. В общем случае представляет собой типовой узел, который по каждому входному сигналу изменяет (увеличивает или уменьшает) хранимый в нем код на единицу.

Используются следующие разновидности счетчика:

Счетчик прямого счета в качестве входного сигнала использует сигнал «+1». По каждому входному сигналу он увеличивает значение хранимого в нем кода на единицу. На рис. 2.6 приведена схема счетчика прямого счета, построенная на базе двухтактного Т–триггера. Счетчик имеет три разряда и может считать от 0 до 7. Приведенный счетчика можно рассматривать как сумматор по модулю 8 количества сигналов, поступающих на его вход. На рис. 2.7 приведена временная диаграмма, иллюстрирующая работу данного счетчика.

Источник